Search - vhdl uart

[VHDL-FPGA-Verilog] UART

Description: 输入时钟20M，波特率为9600，实现串口收发功能，通过修改内部分频系数可实现其它波特率的收发-Input clock 20M, the baud rate for 9600, Serial transceiver functions, by modifying the frequency of some other baud rate coefficient can realize the transceiver
Platform: | Size: 7168 | Author: 杨启勇 | Hits:

[VHDL-FPGA-Verilog] xilinx_uart_vhdl

Description: 这是xilinx公司的uart源代码，希望对需要的朋友有所帮助-This is the Xilinx
Platform: | Size: 10240 | Author: adsjkloi | Hits:

[Com Port] baudrategenerator

Description: uart 的波特率发生器设计，以40MHz主频率要产生9600Hz波特率
Platform: | Size: 1024 | Author: 袁迎迎 | Hits:

[VHDL-FPGA-Verilog] txunit1

Description: UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器送入传输寄存器Treg内并令tmpTRegE=0（内又送入数据），但因Tbuff已转送入缓冲寄存器TregE内，为空故令tmpTBufE=1，此tmpTBufE代表缓冲寄存器Tbuff是否为空可再予以送入新的要发送的数据。假如tmpTRegE=0（内有数据）则便要开始进行数据串行传输，传出数据为8位，连同启动信号“0”共需9位的发送计数，以BitCnt作计数。当BitCnt=0计数器便开始递加计数字节，同时令起始信号为0，送入TxD输出端输出。而计数器为1-8时都将TReg的最低位Treg(0)输出到TxD端，并令Treg[]作算术右移运算，依次将Treg[]的D7-D0通过D0移到TxD端输出，直到第9位时停止移位，并将停止位TxD=0发送而结束一个8位数据的发送。
Platform: | Size: 1024 | Author: 袁迎迎 | Hits:

[Program doc] UART_VHDL

Description: 用VHDL语言编写的串口通讯器，按串口232协议编写。-Using VHDL language serial communication device, according to the preparation of serial 232 agreement.
Platform: | Size: 635904 | Author: chendsh | Hits:

[VHDL-FPGA-Verilog] transfer_1

Description: EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
Platform: | Size: 2048 | Author: 黄龙 | Hits:

[VHDL-FPGA-Verilog] 8051core(vhdl)

Description: 再来一个8051的内核（VHDL语言），绝对好用，直接添加到QuartusII 中即可！！大家可以分享一下阿-Then a 8051 core (VHDL language), absolutely easy to use, directly added to the QuartusII it can! ! We can share the Arab-Israeli
Platform: | Size: 461824 | Author: 侯典华 | Hits:

[VHDL-FPGA-Verilog] VHDL_UART

Description: VHDL语言的UART串行接口芯片程序,包括数据接收器、数据发送器和波特率发生器等。-VHDL language UART serial interface chip procedure, including data receiver, data transmitter and baud rate generator and so on.
Platform: | Size: 3072 | Author: liukun | Hits:

[VHDL-FPGA-Verilog] uart_serial

Description: UART接口的VHDL源代码，成功应用于SOC项目开发中，请勿用于商业用途。-UART interface of the VHDL source code, successfully applied in the development of SOC projects, not for commercial purposes.
Platform: | Size: 12288 | Author: xiaojian | Hits:

[Com Port] uart

Description: 一个基于硬件描述语言的uart核该软核灵巧方便，占用资源小波特率可调-A hardware description language based on the UART core of the soft-core smart convenient, small footprint adjustable baud rate
Platform: | Size: 3072 | Author: xu | Hits:

[VHDL-FPGA-Verilog] uart_exam

Description: VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with
Platform: | Size: 1024 | Author: jimmy | Hits:

[MPI] uart_dout

Description: 全双工UART口通信程序（Verilog版本）-Full-duplex UART port communication program (Verilog versions)
Platform: | Size: 439296 | Author: 张攀 | Hits:

[VHDL-FPGA-Verilog] uart_v11

Description: uart串口的vhdl语言程序。本人调试过，非常好用-serial UART VHDL Language Program. I debug, and very easy to use
Platform: | Size: 43008 | Author: hjj | Hits:

[Technology Management] VHDL-Handbook

Description: VHDL hand book for technical engineer or student for reference.
Platform: | Size: 1351680 | Author: David | Hits:

[Other] 2

Description: 期刊论文，异步串行通信接口电路的VHDL语言设计，UART的VHDL设计指南-Journal Papers, asynchronous serial communication interface circuit design VHDL language, UART in VHDL Design Guide
Platform: | Size: 128000 | Author: 落花 | Hits:

[VHDL-FPGA-Verilog] Uart_Send

Description: UART的完整发送程序，包括完整的工程核源代码。-UART to send the complete procedure, including the complete source code of nuclear engineering.
Platform: | Size: 4096 | Author: wanyou2345 | Hits:

[VHDL-FPGA-Verilog] uart

Description: 用VHDL实现的一个uart控制器，输入时钟为33M-Use VHDL to achieve a UART controller, input clock for the 33M
Platform: | Size: 1024 | Author: mu | Hits:

[source in ebook] btm_communication

Description: 自己项目中用到的verilog UART程序。-Their own projects verilog UART procedure used.
Platform: | Size: 1024 | Author: liujakie | Hits:

[Com Port] uart

Description: 通用穿行通信控制器，可以直接使用，在quartsII下开发-GM through communications controller, can be directly used in developing quartsII
Platform: | Size: 212992 | Author: ltlt | Hits:

[Com Port] UART

Description: 使用方法： uart编程,拷贝到硬盘，用ISE打开工程文件即可-Usage: uart programming, copied to the hard drive, open the project file with ISE can
Platform: | Size: 22528 | Author: yhz | Hits:

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